Как задержать сигнал на заданное количество циклов в VHDL? Количество циклов указано как общее.
Любые другие варианты вместо
process(CLK) is
begin
if rising_edge(CLK) then
a_q <= a;
a_q_q <= a_q;
a_q_q_q <= a_q_q;
-- etc
end if;
end process;
?
Создайте одномерный массив (назовем его a_store) соответствующего типа сигнала с длиной массива, связанной с количеством циклов. Это может означать, что вам нужно создать новый тип для массива, если только у вас нет векторного типа, который вы можете использовать: например. std_logic_vector или integer_vector (последнее стандартно только в VHDL-2008).
Затем перемешайте массив вдоль каждого тика:
if rising_edge(clk) then
a_store <= a_store(store'high-1 downto 0) & a;
a_out <= a_store(a_store'high);
end if;
